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Verilog模擬階段分析

對於學習Verilog的人而言，切確的瞭解在一個單位時間內Simulator進行了哪些工作是十分重要的。本文針對這個議題做了一個簡單的列表。

我的Verilog Coding Style

本文主要是收集一些重要的Verilog coding style。一個好的coding style可以減少錯誤的發生，增加電路的效能，以及較好的可讀性。

一個以組合邏輯判斷edge的verilog code

通常在verilog中我們都是使用posedge或negedge的方式判斷組合邏輯。網路上有人在問如何用純組合邏輯來判斷edge。我嘗試寫了這樣的一個solution。有興趣的人可以看看！

在Verilog中如何避免implicit wire type

通常如果沒有指定某個net的type的話，Verilog會預設給予wire的型態。看起來很方便，其實常會導致designer忽略掉一些錯誤。透過Verilog-2001的一些設定我們可以避免發生這種情況。